FPGA天線選通電路設計思考的論文

　　1電路的功能仿真及結果

　　1.1電路功能仿真

　　本電路的設計采用了QuartusII軟件進行功能仿真。QuartusII是Altera提供的現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)開發綜合環境。QuatusII支持Altera的IP核，包含了LPM／MegaFunetion宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性，加快了設計速度。此外，QuartusII通過和DSPBuilder工具與Matlab／Simulink相結合，可以方便地實現各種DSP應用系統。其支持Altera的片上可編程系統開發，集系統級設計、嵌入式軟件開發、可編程邏輯設計于一體，是一種綜合性的開發平臺，適用于實際電路的設計與仿真，可以大大縮短電路開發的周期，提高設計的效率。在分層電路設計中，QuartusII可以采用兩種結構。第一種結構就是每個模塊分別建立一個工程文件，在每個工程中分別調試單元電路，調試通過后，生成器件，然后再TOP中調用元件即可；另一種就是所有模塊文件統一放在一個工程文件中，每個模塊調試時設置成置頂即可，相互之間沒有影響，然后生成器件在Top文件中進行調用。本文電路的設計與仿真采用了第二種方法，統一放置在一個工程文件中，便于文件的管理，提高了設計與仿真過程的效率。對于TOP-Down結構，頂層設計有兩種輸入方式，一種是采用VHDL語言編程，利用例化語句將各個組成模塊進行邏輯連接，從而實現電路功能；另一種方式就是采用電路圖輸入方式，分別調用庫中已有或編程生成的器件，最終實現電路設計實現。本文設計電路采用原理圖輸入的方式，在Top結構中最后形成的電路原理

　　1.2仿真結果與分析

　　1.2.1分頻模塊仿真結果本電路中共有3級分頻電路，采用串聯方式連接，分別為一級9分頻和兩級10分頻，需要得到占空比為1:1的信號，因此10分頻電路輸出必須為占空比為1:1的方波信號，單10分頻模塊仿真結果，能夠得到占空比1:1的方波信號，滿足了電路的設計要求。

　　1.2.2選通電路仿真結果從上文中可以知道，設計天線選通電路的目的就是產生8路天線打通脈沖，且有效脈沖應該是依次出現的，每一時刻有且僅有一路信號是有效的，同時還應按照順序依次有效。本設計總體電路功能仿真結果。從仿真結果中可以看出，在輸入一路時鐘（CLK）信號的情況下，8路輸出端中每一時刻僅有1位為0，也就是1位有效，且為0的位是按順序依次出現的，因此電路設計輸出結果滿足系統對電路的要求，同時也說明電路設計是成功的。

　　2結論

　　本文采用VHDL語言的層次化和模塊化的設計方法，對系統的邏輯行為進行描述，然后通過綜合工具進行結構的綜合、編譯、仿真，可在短時間內設計出高效、穩定、符合要求的電路系統，而且在不變化頂層文件的情況下即可任意升級、完善模塊電路。硬件描述語言VHDL為設計提供了更大的可移植性和可擴展性，使程序具有更高的通用性，較好的達到了系統對本電路的要求。同時，基于VHDL語言的FPGA技術是近年來新興技術，功能強大，速度快，應用領域光，在軍事、醫療、通信、視頻技術等領域都得到了廣泛的應用。雖然目前利用FPGA成本偏高，但是隨著產量的增加和應用的進一步拓展，成本必將進一步降低。因此，本文中電路設計采用了FPGA技術，符合設備未來發展需求，為將來設備的升級換代提供了必要保障。

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