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5。用VERILOG或VHDL寫一段代碼,實現消除一個glitch
6。給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現(實際上就是化簡)
7。用VERILOG或VHDL寫一段代碼,實現10進制計數器。
8。給出一個門級的圖,又給了各個門的傳輸延時,問關鍵路徑是什么,還問給出輸入,使得輸出依賴于關鍵路徑。
9。A,B,C,D,E進行投票,多數服從少數,輸出是F(也就是如果A,B,C,D,E中1的個數比0多,那么F輸出為1,否則F為0),用與非門實現,輸入數目沒有限制
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